LVDS, PECL, CML i SERDES w aparaturze pomiarowej

Streszczenie

LVDS, PECL, CML i SERDES to język szybkiej aparatury pomiarowej. Zamiast przesyłać duży sygnał względem masy, używają małych amplitud, par różnicowych, kontrolowanej impedancji i starannej terminacji. Dzięki temu można przenosić sygnały zegarowe, dane z ADC, impulsy synchronizacji i strumienie z detektorów z dużo mniejszym wpływem szumu wspólnego niż w prostych liniach TTL.^1,2

Najważniejsze jest to, że te nazwy nie są wymiennymi skrótami od „szybkie wejście”. Każdy standard ma własne poziomy napięć, prąd, common-mode, sposób terminacji i ograniczenia. W aparaturze jądrowej błąd w tej warstwie może wyglądać jak problem detektora, widma albo synchronizacji, choć naprawdę jest błędem interfejsu elektrycznego.^1,3

Rozszerzenie tematu

Dlaczego zwykłe single-ended przestaje wystarczać

Najprostszy sygnał cyfrowy jest single-ended: jeden przewód niesie napięcie względem masy. Dla wolnych układów to wygodne. Dla szybkich zboczy pojawiają się jednak problemy: duży skok napięcia względem masy emituje zakłócenia, prąd powrotny musi znaleźć drogę przez płaszczyznę masy, a każdy ruch lokalnej masy przesuwa próg odbiornika.

W parze różnicowej informację niesie różnica napięć między dwiema żyłami. Odbiornik nie pyta „ile wynosi napięcie tej linii względem masy?”, tylko „która żyła jest wyżej?”. Jeśli zakłócenie podniesie obie żyły podobnie, zostanie w dużej mierze odjęte. To nie jest magia odporności, tylko geometria pola i sposób pomiaru napięcia.^1,4

Różnicowa transmisja daje trzy przewagi:

Cecha	Skutek
mała amplituda	szybsze zbocza i mniejszy pobór mocy
przeciwne prądy w parze	mniejsza emisja elektromagnetyczna
odbiór różnicowy	tłumienie zakłóceń wspólnych
kontrolowana impedancja	przewidywalne odbicia i terminacja

Ta przewaga zaczyna mieć znaczenie już przy czasach narastania rzędu nanosekund. Dokument TI o LVDS zwraca uwagę, że gdy czasy przejścia zbliżają się do około 10 ns, korzyści z transmisji zrównoważonej zaczynają przeważać nad prostotą single-ended; przy setkach pikosekund ścieżka PCB staje się linią transmisyjną po zaledwie kilku centymetrach.²

LVDS: niski swing i para 100 Ω

LVDS (Low-Voltage Differential Signaling) jest standardem stworzonym do szybkiej transmisji binarnej po miedzi przy małej amplitudzie. Typowa intuicja: nadajnik wymusza niewielki prąd w parze, a na terminacji różnicowej około 100 Ω powstaje małe napięcie różnicowe. Odbiornik wykrywa znak tej różnicy, nie duży poziom względem masy.^1,2

W praktyce LVDS jest wygodne, bo:

• ma małą amplitudę i niski pobór mocy,
• dobrze pasuje do par różnicowych na PCB i w kablu,
• jest powszechnie obsługiwane przez FPGA, szybkie ADC, kamery i moduły akwizycji,
• nadaje się do zegarów, danych równoległych i umiarkowanie szybkich łączy.

Najważniejszym elementem aplikacyjnym jest terminacja na końcu pary, zwykle blisko odbiornika. Bez niej para staje się niedopasowaną linią transmisyjną, a mały sygnał różnicowy zostaje zniekształcony odbiciami. Dla LVDS szczególnie ważne jest też prowadzenie obu żył pary blisko siebie i z podobną długością. Para działa jako para, nie jako dwa przypadkowe przewody.

PECL i LVPECL: szybka logika emiterowa

PECL (Positive Emitter-Coupled Logic) wywodzi się z ECL, ale używa dodatniego zasilania. W logice emiterowej tranzystory nie wchodzą głęboko w nasycenie, dzięki czemu przełączają się szybko. Ceną jest stały pobór prądu i specyficzne poziomy napięć odniesione do szyny zasilania.¹

W źródłach Maxim PECL jest opisane jako interfejs o małej amplitudzie, nadający się do szybkich łączy szeregowych i równoległych, ale wymagający starannego biasowania i terminacji. Typowa terminacja odnosi sygnał nie do masy, lecz do poziomu związanego z zasilaniem. To jest główna pułapka: ktoś widzi „różnicowe wyjście” i próbuje podłączyć je jak LVDS, a poziomy common-mode i prądy okazują się niezgodne.¹

LVPECL to wersja niskonapięciowa, typowo spotykana przy zasilaniu 3,3 V. Jest użyteczna dla szybkich zegarów i dystrybucji taktowania, ale wymaga świadomej terminacji. W aparaturze pomiarowej LVPECL często pojawia się przy niskojitterowych generatorach zegara, syntezerach i wejściach clockowych.

CML: current mode logic i szybkie strumienie

CML (Current Mode Logic) jest bardzo prostym i szybkim interfejsem różnicowym opartym na przełączaniu prądu. Nadajnik ma zwykle mały swing, często wewnętrzne rezystory albo łatwą terminację, a sygnał jest dobrze dopasowany do szybkich linii transmisyjnych.¹

CML jest blisko świata transceiverów, łączy gigabitowych i bardzo szybkich danych. Spotyka się go w nadajnikach/odbiornikach optycznych, SERDES, szybkich komparatorach, interfejsach backplane i blokach pomiarowych, gdzie liczy się pasmo, mały jitter i przewidywalne dopasowanie.

Pułapka jest podobna jak przy PECL: CML może wyglądać na „jeszcze jeden interfejs różnicowy”, ale ma własny common-mode, swing i sposób sprzęgania. Czasem łączy się go przez kondensatory AC-coupling, czasem przez sieci rezystorowe, a czasem bezpośrednio, ale tylko jeśli poziomy są zgodne. Złe połączenie może działać na stole w jednym egzemplarzu i zawodzić po zmianie temperatury, kabla albo partii układów.

Porównanie: LVDS, PECL, CML

Interfejs	Typowa intuicja	Zalety	Pułapki
LVDS	mały sygnał różnicowy na parze ~100 Ω	niski pobór, odporność, popularność w FPGA/ADC	wymaga pary i terminacji, ograniczony common-mode
PECL/LVPECL	szybka logika emiterowa względem zasilania	dobre zegary, szybkie przełączanie	nietypowa terminacja i biasowanie
CML	przełączanie prądu w szybkim torze różnicowym	bardzo szybkie łącza, dobre dopasowanie	wrażliwość na common-mode i sposób sprzęgania
SERDES	kompletne bloki szeregowania i odzysku zegara	gigabity na parę, mało linii, sprzętowe CDR	wymaga protokołu, referencyjnego zegara, equalizacji i dobrego layoutu

Taka tabela nie zastępuje karty katalogowej. Ma jedynie chronić przed najczęstszym błędem: „różnicowe” nie znaczy „dowolnie kompatybilne”. Różnicowość mówi, jak kodowana jest informacja. Standard mówi, jakie są poziomy, prądy, bias i terminacja.

SERDES: kiedy równoległe dane robią się szeregowe

SERDES (serializer/deserializer) zamienia wiele wolniejszych bitów równoległych na jeden bardzo szybki strumień szeregowy i z powrotem. Dzięki temu zamiast prowadzić szeroką magistralę równoległą z trudnym skew między liniami, można użyć jednej albo kilku par różnicowych o bardzo wysokiej przepływności.⁵

W nowoczesnych FPGA bloki SERDES i transceivery są osobnymi, wyspecjalizowanymi układami wewnątrz FPGA. Mają własne PLL, nadajniki, odbiorniki, equalizację, czasem preemfazę/deemfazę, detekcję słowa, kodowanie liniowe i odzysk zegara z danych (CDR, clock data recovery). To nie jest „szybki pin GPIO”. To kompletny tor komunikacyjny.

W aparaturze pomiarowej SERDES pojawia się tam, gdzie trzeba przenieść dużo danych:

• szybkie ADC do FPGA,
• kamery i szybkie sensory,
• łącza między płytkami,
• moduły FMC/SFP/SFP+,
• stream danych do komputera,
• synchronizacja wielu rejestratorów.

Najważniejszy zysk to redukcja liczby linii. Najważniejsza cena to złożoność: protokół, trening łącza, equalizacja, jitter referencyjny, integralność sygnału i diagnostyka błędów bitowych. Jeśli LVDS można jeszcze traktować jako szybką parę logiczną, SERDES trzeba traktować jako cały system transmisji.

Zegar, dane i odzyskiwanie zegara

W prostym łączu równoległym można przesłać dane i osobny zegar. W szybkim łączu szeregowym często nie ma osobnej linii zegara. Odbiornik odzyskuje zegar z przejść w danych. To wymaga kodowania, które zapewnia wystarczającą liczbę przejść, i pętli CDR, która śledzi fazę strumienia.⁵

To ma konsekwencje pomiarowe:

• jitter danych wpływa na odzysk zegara,
• brak przejść w danych utrudnia synchronizację,
• equalizacja może poprawić oko, ale także maskować problem layoutu,
• zegar referencyjny transceivera musi mieć niski jitter,
• wynik błędów bitowych zależy od całego toru, nie tylko od układu FPGA.

Dlatego w aparaturze jądrowej nie wystarczy powiedzieć: „użyjemy SERDES”. Trzeba jeszcze wiedzieć, jaki jest strumień danych, jak jest kodowany, jakie są wymagania BER, jaka jest długość pary, jakie złącze, jaki zegar odniesienia i jak sprawdzimy margines łącza.

AC-coupling i DC-coupling

Źródło Maxim pokazuje wiele wariantów łączenia LVDS, PECL i CML, w tym sprzężenie stałoprądowe i zmiennoprądowe.¹ Różnica jest praktyczna:

Sposób sprzężenia	Co robi	Kiedy jest użyteczne
DC-coupling	zachowuje poziom common-mode nadajnika	gdy nadajnik i odbiornik mają zgodne poziomy
AC-coupling	odcina składową stałą kondensatorem	gdy trzeba dopasować różne common-mode
sieć rezystorowa	przesuwa bias i impedancję	gdy standardy nie są bezpośrednio kompatybilne

AC-coupling nie jest darmowym adapterem. Wymaga biasowania wejścia po stronie odbiornika i nie nadaje się dobrze do sygnałów z bardzo długimi okresami bez przejść, jeśli protokół nie jest do tego przygotowany. Kondensator sprzęgający tworzy filtr górnoprzepustowy, więc zbyt wolne zmiany albo niezbalansowany strumień mogą powodować baseline wander.

W praktyce łączenie standardów zawsze zaczyna się od karty katalogowej: dopuszczalny common-mode wejścia, minimalny swing różnicowy, impedancja, terminacja, bias, zakres napięć absolutnych i zalecany schemat aplikacyjny. Sam fakt, że dwie linie są oznaczone + i -, nie wystarcza.

Layout par różnicowych

Para różnicowa działa dobrze tylko wtedy, gdy jej geometria jest kontrolowana. Najważniejsze zasady:

1. obie żyły prowadzić blisko siebie,
2. utrzymywać kontrolowaną impedancję różnicową,
3. unikać gwałtownych zmian szerokości i odstępu,
4. dopasować długości tam, gdzie liczy się skew,
5. zapewnić ciągłą drogę powrotu,
6. ograniczać via stubs i odgałęzienia,
7. prowadzić pary z dala od źródeł zakłóceń.

Nie należy jednak fetyszyzować dopasowania długości. Dla wolniejszego LVDS różnica kilku milimetrów może być bez znaczenia, a dla szybkiego SERDES może już wymagać analizy. Kryterium zawsze wynika z czasu narastania, budżetu jittera, przepływności i wymagań odbiornika.

Zastosowania w aparaturze jądrowej

Szybkie interfejsy różnicowe są potrzebne tam, gdzie dane albo czas mają dużą wartość:

Zastosowanie	Dlaczego LVDS/CML/SERDES pomaga
szybki ADC gamma/neutron	przenosi próbki do FPGA bez szerokiej, podatnej magistrali
TDC i koincydencje	zmniejsza jitter i przesłuch między kanałami
wyzwalanie wielu modułów	daje czystszy trigger i znany skew
kamera szybka	przesyła duży strumień danych
moduł FPGA + mezzanine ADC	korzysta z FMC, LVDS albo transceiverów
synchronizacja laboratorium	rozprowadza zegar i znaczniki czasu

To są bezpieczne i cywilne zastosowania aparaturowe. Ta sama fizyka różnicowych linii może oczywiście występować w systemach wojskowych, ale artykuł ma służyć do projektowania i rozumienia pomiarów, nie do budowy systemów inicjacji. W praktyce redakcyjnej oznacza to: omawiamy standardy, terminację, common-mode i diagnostykę, ale nie podajemy architektur zastosowań odpalających ani ich parametrów operacyjnych.

Historia standardów różnicowych: od ECL do LVDS i dalej

Logika emiterowo-sprzężona (ECL — Emitter-Coupled Logic) była pierwszym poważnym podejściem do szybkiej elektroniki cyfrowej bez wchodzenia tranzystorów w nasycenie. Opracowana przez IBM w latach 1956–1962 na potrzeby komputerów mainframe serii 7090, ECL osiągała prędkości niedostępne dla ówczesnej logiki TTL.

1956–1970 (ECL I generacji): Motorola MECL I, II, III — serię logiki ECL z napięciem zasilania -5,2 V. Prędkości do kilkuset MHz. Stosowana w komputerach Cray-1 (1976), Control Data CDC 7600, stacjach radarowych i instrumentach pomiarowych.

1970–1990 (PECL): Pojawienie się "positive ECL" (PECL) z zasilaniem +5 V. Umożliwia łatwiejsze zasilanie i interfejsowanie z logiką TTL/CMOS przez sieci rezystorowe.

1994–1996 (LVDS): National Semiconductor publikuje specyfikację LVDS (Low Voltage Differential Signaling). Ratyfikacja jako ANSI/TIA-644 w 1996 r. Odpowiedź na potrzeby szybkich interfejsów ADC, kamer i wyświetlaczy przy niskim poborze mocy. Napięcie zasilania 3,3 V (później 2,5 V i 1,8 V).

1996–2010 (CML i wczesne SERDES): Proliferacja standardów CML dla Gigabit Ethernet (IEEE 802.3z, 1998), Fibre Channel, SFP transceivers. Pierwsze SERDES bloki w FPGA (Virtex-II Pro, 2002): Multi-Gigabit Transceivers (MGT) 3,125 Gbps. Altera Stratix GX: SERDES 3,125 Gbps.

2010–2024 (SERDES >10 Gbps i PAM-4): Xilinx UltraScale+: GTY transceivery 32 Gbps. Intel (Altera) Agilex: 58 Gbps transceivery. PAM-4 (Pulse-Amplitude Modulation 4-level) dla 400G Ethernet — 4 amplitudy zamiast 2, podwaja przepływność przy tej samej bandwidthie kanału, ale zmniejsza margines szumowy.

W aparaturze jądrowej SERDES > 10 Gbps pojawia się w systemach akwizycji danych dla LHC (CERN CMS, ATLAS) — transfery danych z detektorów: setki Gbps per link. Polska uczestniczy w budowie systemów readout dla eksperymentów CERN (AGH, PWr, IFJ PAN).

Parametry elektryczne LVDS: co oznaczają liczby w specyfikacji

Specyfikacja ANSI/TIA-644 i karty katalogowe nadajników LVDS podają następujące parametry — każdy ma konkretne znaczenie fizyczne:

V_OD (Output Differential Voltage): różnica napięć między wyjściami + i − nadajnika przy obciążeniu terminalowym. Minimalna: 247 mV, typowa: 350 mV. Zbyt mały V_OD → odbiornik nie wykrywa zbocza. Za duży → emisja EMC i wzrost mocy.

V_OS (Output Offset Voltage = common-mode): napięcie środkowe pary, tzn. średnia obu żył względem masy. Specyfikacja: 1,125–1,375 V (przy zasilaniu 3,3 V). Odbiornik musi tolerować ten zakres common-mode. Jeśli nadajnik i odbiornik mają różne V_OS → błędy lub uszkodzenie.

V_ID (Input Differential Threshold): minimalne napięcie różnicowe, przy którym odbiornik bezpiecznie rozróżnia "1" od "0". Typowo: ±100 mV (z marginesem na szum i zakłócenia). Dla sygnału 350 mV margines szumowy = 350 - 100 = 250 mV. Dobry margines.

I_OL / I_OH (Output Current): LVDS nadajnik wymusza prąd ~3,5 mA przez terminację 100 Ω, co daje 350 mV. Stały prąd, a nie napięcie — stąd odporność na zakłócenia napięciowe na linii (przez pętle prądowe).

t_r / t_f (Rise/Fall Time): czas narastania i opadania zbocza, typowo 200–500 ps (10–90%). Krótszy → wyższe pasmo, ale też silniejsza emisja harmonicznych.

C_in (Input Capacitance): pojemność wejściowa odbiornika ~2–5 pF. Wpływa na czas narastania przy wysokiej impedancji sterowania.

Tabela porównawcza głównych standardów:

Standard	V_OD [mV]	V_OS [V]	Terminacja	Zasilanie [V]	Prąd wyjście [mA]
LVDS	350	1,25	100 Ω diff	3,3/2,5/1,8	3,5
LVPECL	800	VCC–1,3	VCC–2 przez 50 Ω	3,3/2,5	20–40
CML	400–800	VCC–0,5	50 Ω do VCC	1,8–3,3	10–30
SSTL (DDR)	200–300	0,9/1,1	ODT resistors	1,8/1,5/1,2	8–15
HSTL	200–400	V_REF	50 Ω do V_REF	1,5–2,5	10–20

SERDES szczegółowo: CDR, kodowanie i equalizacja

SERDES (SERializer/DESerializer) to nie tylko "szybki port". Kompletny blok SERDES zawiera:

PLL/CMU (Clock Multiplier Unit): mnożnik zegara wyjściowego z referencji. Referencja 125 MHz → wyjście 1,25 GHz dla Gigabit Ethernet (10× rate). Jitter PLL: < 1 ps RMS dla transceivera klasy pomiarowej.

Preemphasis / De-emphasis (Tx equalizacja): kanał kablowy i PCB tłumi wyższe częstotliwości. Nadajnik może "podbić" wysokoczęstotliwościowe składowe w celu kompensacji strat kanału. Parametr: EQ [dB] at Nyquist. Typowo 0–6 dB w krokach 0,5 dB.

Continuous Time Linear Equalization (CTLE): po stronie odbiornika, filtr analogowy zwiększający gain przy wysokich częstotliwościach. Wyrównuje odpowiedź kanału. Programowalny zakres: 0–20 dB.

Decision Feedback Equalization (DFE): po stronie odbiornika, cyfrowy equalizer korygujący ISI (Inter-Symbol Interference) przez odejmowanie wpływu poprzednich bitów. N-tap DFE (N = 4–8 typowo).

CDR (Clock Data Recovery): PLL śledząca przejścia w strumieniu danych i odtwarza zegar. Wymaga wystarczającej gęstości przejść w danych → stąd kodowanie 8b/10b lub 64b/66b.

Kodowanie 8b/10b: każde 8 bitów mapowane na 10 bitów z gwarantowaną równowagą DC (nie za dużo "0" ani "1") i minimalną przejść. Overhead: 25% → Gigabit Ethernet 1 Gbps przesyła 800 Mbps użytecznych danych.

Kodowanie 64b/66b: 64 bity mapowane na 66 bitów. Overhead: tylko 3%. Stosowane od 10GbE w górę (10GBASE-R, PCIe 3.0, CPRI, JESD204).

Forward Error Correction (FEC): kody korekcji błędów (BCH, RS — Reed-Solomon) dodają redundancję umożliwiającą korektę błędów bitowych bez retransmisji. Stosowane w 100G+ Ethernet i łączach optycznych.

Konkretne chipy: wybór transceivera i mapperów standardów

Dobierając układ scalony, należy znać żądany standard i zapytać producenta:

Chipy LVDS (nadajniki i odbiorniki):

• Texas Instruments SN65LVDS031B: 4 kanały LVDS, 800 Mbps, VCCI 3,3 V
• Texas Instruments DS90LV019: LVDS + 100Ω terminacja wbudowana
• Maxim MAX9374: pojedynczy nadajnik LVDS, 1,5 Gbps
• ON Semiconductor NLSV4T541: 4-kanałowy translator poziomów z LVDS

Chipy PECL/CML (zegary, synchronizacja):

• Silicon Labs Si5341: 10 wyjść, LVPECL/LVDS/HCSL, jitter < 100 fs RMS, 30 kHz–1 GHz
• Texas Instruments CDCLVP110: fanout buffor LVPECL, 10 wyjść
• Analog Devices HMC7043: 12 wyjść, JESD204B sysref distribution

SERDES/Transceivery w FPGA:

• Xilinx GTH (UltraScale): 16,3 Gbps max, FEC, PRBS generator
• Xilinx GTY (UltraScale+): 32,75 Gbps max, integrated CDR, 112 Gbps w HBM2E
• Intel (Altera) Stratix 10 TX: 58 Gbps, PAM-4 capable
• Microsemi (Polarfire): 12,7 Gbps, low-power, radiation tolerant options

Przy wyborze chipa w aparaturze jądrowej należy sprawdzić:

1. Promieniowanie: czy chip ma SEU (Single Event Upset) immunity lub dane TID (Total Ionizing Dose)?
2. Temperatura: zakres przemysłowy (−40 do +85°C) czy komercyjny (0–70°C)?
3. Wyjście masy sygnałowej: czy chip ma split power supply (AVDD, DVDD)?
4. Certyfikacje: IEC 60068 (środowiskowe), MIL-SPEC (wojskowe), space grade?

Polska perspektywa: SERDES i LVDS w polskich eksperymentach

Polskie instytucje uczestniczą w kilku projektach wymagających zaawansowanych interfejsów różnicowych:

AGH Kraków (Katedra Elektroniki): rozwijanie modułów readout dla detektora CMS (CERN). Moduły GBT (Gigabit Bidirectional Transceiver) — CERN-opracowany protokół dla eksperymentów LHC: 4,8 Gbps, tolerancja SEU, LVDS + SERDES.

IFJ PAN Kraków: aparatura DAQ dla eksperymentów koincydencyjnych i PET. Używa LVDS między TDC a FPGA. Eksperymenty mionowe wymagają transferów 100+ Gbps z dużej liczby kanałów.

Politechnika Wrocławska (PWr), KEIISE: projekt ModuLAR (Modular Laboratory for Accelerator Research) — moduły ADC z interfejsem JESD204B (SERDES do 12,5 Gbps) do cyfrowego przetwarzania sygnałów z akceleratorów.

NCBJ Świerk: systemy DAQ dla reaktora badawczego MARIA i eksperymentów neutronowych. CMS Barrel Muon Track Finder (BMTF) — układy FPGA z Virtex-7, komunikacja przez GBT/SERDES.

Politechnika Gdańska: Laboratorium Metrologii Czasu i Częstotliwości — badania nad precyzyjnymi standardami zegarowymi (White Rabbit, LVDS/CML do dystrybucji zegara).

Analiza oka (Eye Diagram): jak ocenić jakość łącza różnicowego

Analiza oka jest standardowym narzędziem oceny jakości sygnałów SERDES i szybkich LVDS. Diagram oka powstaje przez nałożenie tysięcy przebiegów w oknie jednego okresu symbolu.

Miary z diagramu oka:

• Eye Height: pionowa "wysokość" otwartego obszaru w środku okna. Miara marginesu szumowego. Dla LVDS: powinno być > 250 mV z oknem 100 mV na szum.
• Eye Width: pozioma "szerokość" otwartego obszaru. Miara marginesu jittera (lub UI — Unit Interval). Dla 10 Gbps SERDES: minimalne Eye Width > 0,6 UI (60% okresu symbolu).
• Jitter Total (Tj): całkowity jitter (deterministic + random). Mierzony na poziomie BER = 10⁻¹².
• Q-factor: stosunek signal/noise z diagramu oka, przeliczany na BER.

Dla LVDS 100 Mbps Eye Width > 6 ns (z okresu 10 ns), Eye Height > 200 mV jest łatwe do uzyskania przy poprawnej terminacji i dobrym PCB. Dla 12 Gbps SERDES (64b/66b, PAM-4) analiza oka wymaga specjalistycznego oscyloskopu z harware-owym BER testerem.

Numeryczne przykłady budżetu SI (Signal Integrity)

Przykład 1: Dobór terminacji dla LVDS przy długim kablu

Kabel koaksjalny 2 m (zamiast pary różnicowej) z impedancją 50 Ω na żyłę, czyli 100 Ω różnicowo. LVDS nadajnik wymusza I_OD = 3,5 mA.

• Napięcie na terminacji 100 Ω: V_OD = 3,5 mA × 100 Ω = 350 mV ✓
• Opóźnienie kabla: 2 m × 5 ns/m = 10 ns
• Czas narastania nadajnika: t_r = 200 ps

Sprawdzenie czy kabel jest linią: t_r < 2 × τ_kabel = 2 × 10 ns = 20 ns? Tak! 200 ps << 20 ns → kabel zdecydowanie jest linią transmisyjną. Terminator wymagany.

Skew między żyłami dla 100% pary: maks. 100 ps różnicy długości = 100 ps × 20 cm/ns = 2 cm tolerancji długości kabla/ścieżki.

Przykład 2: BER z jittera

System SERDES 3,125 Gbps (UI = 320 ps). Całkowity jitter Tj = 50 ps (Gaussian, RMS = 8 ps). BER jako funkcja jittera:
BER ≈ 0,5 × erfc(Eye_Width / (2√2 × σ_jitter))

Eye Width przy Tj (BER=10⁻¹²): Eye_Width = UI - Tj = 320 - 50 = 270 ps.

Q-factor: Q = Eye_Width / (2 × σ_jitter) = 270 / (2 × 8) = 16,9
BER ≈ erfc(16,9/√2)/2 ≈ 10⁻⁶³

BER 10⁻⁶³ jest praktycznie zerowe — system ma ogromny margines. Gdyby jitter wzrósł do Tj = 250 ps (zakłócenie zewnętrzne):
Eye_Width = 320 - 250 = 70 ps, Q ≈ 70/16 ≈ 4,4, BER ≈ 10⁻⁶

BER 10⁻⁶ to 1 błąd na milion bitów — przy 3,125 Gbps: 3 błędy na sekundę. Nieakceptowalne w aparaturze pomiarowej.

JESD204B i JESD204C: standardy ADC dla szybkiej akwizycji danych

JESD204 (Joint Electron Device Engineering Council — JEDEC Solid State Technology Association standard 204) jest zdefiniowanym protokołem SERDES specjalnie dla interfejsu między szybkimi ADC/DAC a FPGA. Zastąpił równoległe magistrale LVDS w aplikacjach > 500 MSPS.

Historia rewizji:

• JESD204: 2006 r., podstawa — max. 3,125 Gbps per lane
• JESD204A: 2008 r., wielolane (multi-lane) do 8 torów szeregowych
• JESD204B: 2011 r., deterministic latency, synchronizacja SYSREF, do 12,5 Gbps
• JESD204C: 2017 r., kodowanie 64b/66b (zamiast 8b/10b), do 32 Gbps, FEC opcjonalne

Kluczowe cechy JESD204B:

• Subclass 1 (Deterministic Latency): SYSREF — specjalny sygnał synchronizacji z nadrzędnego generatora zegarowego, zapewnia identyczne opóźnienie między każdym uruchomieniem systemu
• Multi-lane: podział danych N-bitowych z M konwerterów na L torów szeregowych (flexibility ratio)
• Link Management Protocol: handshake startowy, weryfikacja bloku, obserwacja błędów
• 8b/10b encoding: gwarantuje gęstość przejść dla CDR (JESD204B) lub 64b/66b (JESD204C)

Przykłady ADC z interfejsem JESD204B:

• Texas Instruments ADC12DJ3200: 2× 3,2 GSPS, 12-bit, JESD204B 8 torów
• Analog Devices AD9081: Quad 16-bit 12 GSPS DAC + Quad 12-bit 4 GSPS ADC, JESD204B/C
• Renesas R2J24710NP: 10-bit 10 GSPS, JESD204C

Red Pitaya STEMlab (stosowany w dydaktyce — artykuł powiązany) nie używa JESD204B: ma prostszy interfejs LVDS między ADC (125 MSPS) a FPGA (Xilinx Zynq). To wystarczające dla większości eksperymentów dydaktycznych.

Izolacja galwaniczna w łączach różnicowych: LVDS przez izolatora

LVDS i CML standardowo nie mają izolacji galwanicznej — są bezpośrednimi połączeniami miedź-miedź. Gdy potrzebna jest izolacja (różnice potencjałów, ochrona od przepięć, aplikacje medyczne), stosuje się izolowane nadajniki cyfrowe:

Izolatory cyfrowe na bazie kondensatorów (capacitive isolation):

• Texas Instruments ISO7840: 4 kanały, 100 Mbps, VIORM 1,5 kV, tSLEW = 1 ns
• Analog Devices ADuM3401: 4 kanały, 25 Mbps, isoPower wbudowany
• Broadcom ACSL-7800: LVDS-compatible, 1 Gbps, kV isolacja

Izolatory magnetyczne (Inductive coupling):

• Silicon Labs SI86xx: do 150 Mbps, 5 kV RMS izolacja
• Texas Instruments ISO7761F: 100 Mbps, magnetically coupled, CMR 75 kV/μs

Fiber Optic Links: kompletna izolacja galwaniczna przez światłowód. Typowe produkty: Avago HFBR seria (ST/SC fiber), SFP transceivery. Eliminuje całkowicie sprzężenie galwaniczne, ale wymaga konwersji sygnału.

W aparaturze jądrowej izolacja galwaniczna jest ważna gdy:

• ADC lub detektor jest na wysokim potencjale (np. napięcie polaryzacyjne HPGe: -3 kV do +5 kV)
• Moduł detektora jest w środowisku radiacyjnym (RF lub promieniowanie jonizujące)
• Wymaga się ochrony systemu akwizycji od zakłóceń galwanicznych scyntylatorów PMT

Tłumienie szumu wspólnomodowego: CMRR w praktyce

Common-Mode Rejection Ratio (CMRR) jest kluczową specyfikacją odbiornika różnicowego. CMRR mierzy, o ile decybeli jest stłumiony szum wspólnomodowy (obecny na obu żyłach jednocześnie) w stosunku do sygnału różnicowego.

CMRR [dB] = 20 × log₁₀(A_diff / A_cm)

Gdzie A_diff = wzmocnienie sygnału różnicowego, A_cm = wzmocnienie sygnału wspólnomodowego.

Typowe wartości CMRR:

• LVDS odbiornik (np. SN65LVDS1): CMRR > 50 dB do 100 MHz
• PECL odbiornik: CMRR > 40 dB
• Instrumentalny wzmacniacz pomiarowy (INA128): CMRR > 100 dB

W aparaturze jądrowej wspólnomodowe szumy pochodzą z:

• Przełączania FPGA (dI/dt w płaszczyźnie masy)
• Impulsów pulsera HV przez pojemności pasożytnicze
• Zewnętrznych zakłóceń RF
• Różnicy potencjałów mas między modułami

Dobra para różnicowa LVDS z terminacją 100 Ω i CMRR > 40 dB stłumi te zakłócenia o czynnik > 100× wobec sygnałów single-ended TTL.

Tabela standardów dla szybkich par różnicowych w FPGA

Nowoczesne FPGA obsługują wiele standardów wejść/wyjść różnicowych. Tabela dla Xilinx UltraScale+:

Standard	V_ref [V]	V_OD [mV]	Terminacja	Max PRbs rate	Zastosowanie
LVDS	1,25	350	100 Ω external	1,25 Gbps	Zegar, ADC data
LVDS_25	1,25	350	100 Ω external	1,25 Gbps	Jak LVDS, 2,5V I/O
LVPECL	VCC-1,3	800	Thevenin	1,8 Gbps	Zegar dystrybucja
DIFF_HSTL	0,9	200	ODT external	600 Mbps	DRAM interfejsy
GTY Transceiver	—	400–800	On-die	32 Gbps	SERDES, JESD204B
GTM Transceiver	—	400	On-die	112 Gbps	Coherent optics

Parametry transceiversów GTY (Multi-Gigabit Transceivers):

• 32 transceiversów per chip (UltraScale+ VU19P)
• Każdy GTY: 0,5–32,75 Gbps
• Wbudowane: CDR, DFE, PRBS generator/checker, eye scan
• Referencja: 156,25 MHz lub 322,625 MHz REFCLK (LVDS lub AC-coupled)

AC-coupling przez kondensatory: kiedy i jak

Sprzężenie zmiennoprądowe (AC-coupling) przez kondensatory jest stosowane gdy nadajnik i odbiornik mają różne poziomy common-mode lub gdy chcemy zablokować składową stałą.

Wymagania dla kondensatora sprzęgającego:

• Wartość: zwykle 100 nF – 1 μF (kompromis między odcięciem DC a odpowiedzią na długie sekwencje)
• Typ: ceramika C0G/NPO lub X7R (nie elektrolityczne!). ESL < 1 nH. ESR < 0,5 Ω.
• Napięcie: co najmniej 2× napięcie common-mode nadajnika
• Montaż: jak najbliżej złącza, symetryczny dla obu żył pary

Częstotliwość graniczna RC (dolnoprzepustowa):
f_c = 1 / (2π × R × C)

Dla R = 100 Ω (terminacja) i C = 100 nF: f_c = 1 / (2π × 100 × 100×10⁻⁹) = 15,9 kHz

To oznacza, że poniżej 15,9 kHz sygnał jest tłumiony — dobry próg dla sygnałów cyfrowych > 1 Mbps.

Pułapka baseline wander: przy długich sekwencjach "1" lub "0" bez przejść, kondensator sprzęgający ładuje się do nowego potencjału i oś common-mode przesuwa się. Jeśli przesunięcie przekroczy tolerancję V_CM odbiornika → błędy. Stąd konieczność kodowania 8b/10b (lub 64b/66b), które gwarantuje równowagę "0" i "1".

Diagnostyka łącza

Szybkie łącze trzeba umieć sprawdzić. Dla LVDS zaczyna się od oscyloskopu różnicowego albo sondy różnicowej: czy swing jest poprawny, czy common-mode mieści się w zakresie, czy terminacja jest na miejscu, czy nie ma dużych odbić. Dla SERDES dochodzi analiza oka, BER, equalizacja, status CDR i liczniki błędów.

Typowe objawy złego łącza:

• działa tylko przy krótkim kablu,
• działa po dotknięciu sondą, a bez sondy nie,
• działa w temperaturze pokojowej, ale nie po nagrzaniu,
• działa przy jednym wzorcu danych, a nie działa przy innym,
• gubi pojedyncze próbki bez widocznego błędu logicznego,
• poprawia się po zmniejszeniu szybkości.

Takie objawy często wyglądają jak „problem oprogramowania” albo „dziwny detektor”. W rzeczywistości mogą oznaczać marginalne oko, złą terminację albo niezgodny common-mode.

Skew i różnicowe opóźnienia par: jak mierzyć i korygować

Skew (różnica opóźnień między dwiema żyłami pary różnicowej) jest jedną z przyczyn pogarszania się jakości sygnałów różnicowych. Skew powoduje, że obie żyły nie są już “lustrzane” w czasie — sygnał różnicowy ma zniekształcone zbocza.

Źródła skew:

• Różne długości ścieżek/kabli na obu żyłach (geometryczny skew)
• Różne opóźnienia propagacji przez różne warstwy PCB (dielektryczny skew)
• Różne pojemności pasożytnicze na żyłach (electrical skew)

Skutki skew:

• Zniekształcenie kształtu zbocza — zamiast symetrycznego przejścia różnicowego mamy asymetryczny kształt
• Zwiększenie jittera na wyjściu odbiornika różnicowego
• Zmniejszenie CMRR (bo zakłócenie wspólnomodowe nie jest identyczne w czasie na obu żyłach)

Tolerancja skew dla różnych standardów:

• LVDS przy 100 Mbps: < 500 ps (< 5% UI)
• LVDS przy 1 Gbps: < 50 ps (< 5% UI)
• SERDES 10 Gbps: < 5 ps (< 5% UI przy UI = 100 ps)

Korekcja skew:

• Na PCB: routing length matching (dopasowanie długości ścieżek) w narzędziach SI (Cadence Allegro, Mentor Xpedition)
• Kabel: pasywny regulator długości (dodanie małej pętli na jednej żyle)
• FPGA: wbudowane delay elements (IODELAY w Xilinx) umożliwiają programową korekcję skew z krokiem 39 ps (7-series) lub 5 ps (UltraScale)
• Sprzętowe: zewnętrzne układy delay line (np. Maxim DS1023)

Pomiar skew: oscyloskop różnicowy z wyzwalaniem na jednej żyle i obserwacją drugiej. Różnica czasów przejścia przez 0 V w trybie różnicowym vs oba sygnały osobno.

Porównanie protokołów i standardów w aparaturze detekcji cząstek

Aparatura dla fizyki wysokich energii (HEP) i jądrowej ewoluowała od prostych magistral równoległych do zaawansowanych protokołów różnicowych:

Era	Standard	Przepływność	Zastosowanie
1960–1990	NIM/CAMAC	< 10 Mbps, równoległa	Zliczanie, dyskryminatory
1985–2005	VME bus	40 Mbps, równoległa	Readout modułów
1995–2010	LVDS równoległa	100–400 Mbps × N torów	ADC → FPGA
2005–2015	Gigabit Ethernet	1 Gbps	Readout do komputerów
2010–2020	JESD204B	12 Gbps/lane	GHz ADC interfaces
2015–dziś	GBT/LpGBT (CERN)	4,8–10 Gbps	LHC readout
2020–dziś	JESD204C, PCIe5	32 Gbps/lane	Następna generacja

Protokół GBT (Gigabit Bidirectional Transceiver), opracowany przez CERN, jest zaawansowanym protokołem dla środowisk z promieniowaniem. Jego wersja LpGBT (Low-Power GBT, 2019) obsługuje do 10 Gbps i jest tolerantan na SEU (Single Event Upsets od promieniowania jonizującego).

Polskie grupy (AGH, NCBJ) uczestniczą w rozwoju i wdrażaniu GBT/LpGBT dla detektora CMS i ALICE w CERN. Każdy nowy detektor LHC Runa 3 (2022+) używa LpGBT jako standardowego interfejsu readout.

Praktyczna lista kontrolna dla projektu łącza LVDS/SERDES

Przed zatwierdzeniem projektu PCB z szybkimi parami różnicowymi:

Routing par LVDS:

• [ ] Impedancja różnicowa 100 Ω (zmierzona przez TDR lub symulacja SI)
• [ ] Długość żył pary dopasowana z tolerancją ±0,5 mm (przy 1 Gbps)
• [ ] Odstęp między żyłami pary: 2–3× grubość dielektryka dla izolacji od pary
• [ ] Brak via w środku pary (lub stub-killed via z anti-pad)
• [ ] Terminacja 100 Ω blisko odbiornika (wewnątrz FPGA lub zewnętrzna)
• [ ] Powrót prądu: ciągłość płaszczyzny masy pod parą

Routing SERDES:

• [ ] Impedancja 100 Ω różnicowa przez cały łańcuch (od złącza przez PCB do pinów transceivera)
• [ ] Referencja zegarowa REFCLK: osobna para, znany jitter (sprawdzić datasheet FPGA)
• [ ] Brak długich stub po stronie REFCLK
• [ ] Equalizacja skonfigurowana (preemphasis Tx, CTLE Rx) pod docelowy kanał
• [ ] PRBS test po wypuszczeniu PCB — sprawdzić BER przez 24h

Bezpieczeństwo i EMC:

• [ ] Common-mode choke na wejściu zewnętrznym (kabel → PCB)
• [ ] TVS (Transient Voltage Suppressor) na wejściach zewnętrznych: Bourns CDSOD323
• [ ] Ekranowanie złącza (shield connected do masy na obu końcach kabla)
• [ ] Ferryty na liniach zasilania bloków LVDS/SERDES

Podsumowanie: dlaczego LVDS, PECL, CML i SERDES mają znaczenie w aparaturze pomiarowej

Intuicja z czasów logiki TTL — "wyższe napięcie to lepsza odporność" — przestaje działać przy sygnałach > 100 Mbps. Mała amplituda i para różnicowa nie są ograniczeniem, tylko strategią: para odejmuje szumy wspólnomodowe, mała amplituda pozwala na krótsze zbocza, terminacja eliminuje odbicia, a spójny standard gwarantuje kompatybilność między układami różnych producentów.

Dla studenta fizyki jądrowej lub eksperymentatora aparaturowego znajomość tych interfejsów oznacza umiejętność czytania kart katalogowych ADC i FPGA, rozumienie przyczyn problemów z łączem i świadomy dobór kabla, złącza i terminatora. Bez tej wiedzy diagnoza "coś mi nie działa z detektorem" może krążyć miesiącami wokół złej terminacji lub niezgodnego common-mode — co bywa mylone z problemem fizyki, nie elektroniki.

Artykuł ten uzupełnia tematykę sygnałów szybkich omawianą w artykułach o jitterze i dystrybucji zegara, projektowaniu PCB i FPGA jako generatorze danych. Razem tworzą pełny obraz toru sygnałowego od detektora przez wzmacniacz i ADC przez interfejs różnicowy aż do cyfrowego przetwarzania w FPGA i komputerze zbierającym dane.

Dodatkowe materiały multimedialne

Najkrótsze podsumowanie: LVDS, PECL, CML i SERDES są narzędziami kontroli czasu, szumu i przepustowości. W aparaturze pomiarowej nie wybiera się ich dlatego, że brzmią nowocześnie, lecz dlatego, że zwykłe linie single-ended przestają być przewidywalne.

Ćwiczenia praktyczne

Pierwsze ćwiczenie jest tabelaryczne. Student dostaje cztery wejścia: LVDS, LVPECL, CML i wejście transceivera SERDES. Ma dla każdego wskazać: czy wymaga terminacji, czy ma własny common-mode, czy nadaje się do sprzężenia AC, czy wymaga odzysku zegara, oraz jakie pytania trzeba sprawdzić w karcie katalogowej przed połączeniem z innym standardem.

Drugie ćwiczenie dotyczy linii LVDS. Dla pary różnicowej o terminacji 100 Ω student porównuje trzy scenariusze: brak terminacji, terminacja przy nadajniku i terminacja przy odbiorniku. Ma przewidzieć, gdzie pojawią się odbicia i dlaczego terminator powinien być fizycznie blisko odbiornika.

Trzecie ćwiczenie dotyczy diagnostyki. Dostępny jest opis objawu: moduł ADC działa przy krótkiej taśmie, ale gubi próbki przy dłuższej; zmniejszenie przepływności usuwa problem. Student ma wypisać hipotezy: zła impedancja, brak terminacji, zbyt duży jitter zegara, zła equalizacja, przesłuch, zbyt mały margines common-mode. Następnie proponuje pomiary, które rozdzielą te przyczyny.

Przejdź do ćwiczenia interaktywnego

Powiązane artykuły

• FPGA jako generator sekwencji i akwizytor szybkich danych
• Projektowanie PCB dla sygnałów szybkich: impedancja, odbicia, przesłuch i via stubs
• Red Pitaya i modułowa aparatura FPGA/ADC/DAC w dydaktyce jądrowej
• Oscyloskop w pomiarach impulsów nanosekundowych