Projektowanie PCB dla sygnałów szybkich: impedancja, odbicia, przesłuch i via stubs

Streszczenie

Płytka drukowana nie jest neutralnym nośnikiem elementów. Przy sygnałach o zboczach nanosekundowych ścieżka, płaszczyzna masy, przelotka, złącze i nawet krótki odcinek testowy stają się częścią obwodu falowego. Ten sam schemat elektryczny może więc działać poprawnie na jednej płytce, a na drugiej generować odbicia, przesłuch, jitter, fałszywe wyzwolenia albo błędy akwizycji.^1,2

W aparaturze jądrowej problem jest szczególnie widoczny, bo wiele układów nie przetwarza powolnych wielkości statycznych, lecz impulsy: z detektorów promieniowania, dyskryminatorów, układów koincydencyjnych, szybkich ADC, FPGA i interfejsów synchronizacji. Projektowanie PCB dla takich sygnałów polega na kontrolowaniu geometrii prądu, impedancji i czasu, a nie tylko na połączeniu pinów zgodnie ze schematem.

Rozszerzenie tematu

Najpierw objawy praktyczne

Najłatwiej zrozumieć szybkie PCB przez objawy awarii. Układ działa na stole, ale przestaje działać po zamknięciu w obudowie. Rejestrator czasem gubi próbki, chociaż firmware nie zgłasza błędu. Sygnał LVDS działa na krótkiej taśmie, ale nie na dłuższej. Oscyloskop pokazuje dzwonienie, które znika po dotknięciu sondą. Generator impulsów daje poprawny przebieg na kablu koncentrycznym, lecz po wejściu na płytkę pojawiają się nadstrzały i podstrzały.

Takie usterki kuszą, żeby szukać winy w programie, zasilaniu albo „kapryśnym” układzie scalonym. Często jednak przyczyna leży w geometrii: ścieżka przebiega nad szczeliną w płaszczyźnie odniesienia, para różnicowa zmienia rozstaw, terminator jest daleko od odbiornika, przelotka zostawia długi nieużywany odcinek, a szybki zegar biegnie równolegle do czułego wejścia analogowego. Wtedy schemat nadal wygląda poprawnie, lecz fizyczny obwód jest inny niż zakładał projektant.^1,2

W praktycznej recenzji szybkiej płytki warto zacząć od czterech pytań:

• gdzie płynie prąd powrotny każdego szybkiego sygnału,
• czy ścieżka ma kontrolowaną impedancję i znaną płaszczyznę odniesienia,
• gdzie fala zostanie pochłonięta, czyli gdzie znajduje się terminacja,
• czy są odgałęzienia, przelotki albo złącza, które tworzą niezamierzone rezonatory.

To są pytania geometryczne. Odpowiedź nie wynika tylko z listy połączeń, lecz z warstw PCB, stackupu, odległości od płaszczyzn, długości ścieżek, sposobu przejścia przez przelotki i układu złączy.

Szybkość wyznacza zbocze, nie napis na zegarze

Najczęstszy błąd początkujący polega na pytaniu wyłącznie o częstotliwość pracy. Układ może być taktowany 10 MHz, ale jeśli wyjścia mają czas narastania rzędu 1 ns, to płytka widzi szerokie pasmo składowych częstotliwościowych. Analog Devices w poradniku o szybkiej logice stosuje praktyczną regułę: gdy długość ścieżki przekracza około 2 cale na każdą nanosekundę czasu narastania lub opadania, należy rozważać ją jak linię transmisyjną.³

Inne użyteczne przybliżenie łączy czas narastania z pasmem:

BW ≈ 0,35 / t_r

Dla t_r = 1 ns daje to około 350 MHz. Dla t_r = 500 ps daje to około 700 MHz. Nie oznacza to, że każdy odcinek płytki musi być projektowany jak tor mikrofalowy, ale oznacza, że przypadkowa geometria przestaje być niewinna.

W artykule o szybkich układach logicznych i liniach transmisyjnych ta sama zasada została pokazana od strony przewodów i kabli. Na PCB dochodzą dodatkowe elementy: dielektryk laminatu, płaszczyzny odniesienia, przelotki, sprzężenie między warstwami i tolerancje produkcyjne.

Kontrolowana impedancja: microstrip, stripline i para różnicowa

Impedancja ścieżki na PCB nie jest jej rezystancją mierzoną omomierzem. Jest impedancją falową, czyli stosunkiem napięcia do prądu w biegnącej fali. Zależy od szerokości ścieżki, odległości od płaszczyzny odniesienia, grubości miedzi, stałej dielektrycznej materiału i obecności sąsiednich przewodników.¹

Najprostsze typy struktur to:

Struktura	Położenie ścieżki	Typowe zastosowanie
microstrip	warstwa zewnętrzna nad płaszczyzną odniesienia	szybkie sygnały, łatwy pomiar, większa podatność na otoczenie
stripline	warstwa wewnętrzna między płaszczyznami	lepsze ekranowanie, bardziej przewidywalne środowisko
para różnicowa microstrip	dwie ścieżki zewnętrzne nad płaszczyzną	LVDS, szybkie zegary, złącza modułowe
para różnicowa stripline	dwie ścieżki wewnętrzne między płaszczyznami	gęste i bardziej ekranowane magistrale

W projekcie nie wystarczy napisać „ścieżka 50 Ω” albo „para 100 Ω”. Trzeba mieć stackup od producenta PCB i policzoną geometrię dla konkretnej warstwy. Sierra Circuits zwraca uwagę, że wymagania kontrolowanej impedancji powinny być oznaczone już na schemacie i w dokumentacji produkcyjnej, a nie dopisywane po routingu.¹

To ma znaczenie dla aparatury pomiarowej. Wejście oscyloskopu, kabel SMA, tor ADC i para LVDS mogą być poprawne osobno, ale jeśli krótki fragment PCB między nimi ma nieznaną impedancję, cały tor dostaje nieciągłość. Przy wolnych sygnałach efekt może być mały. Przy zboczach poniżej kilku nanosekund nieciągłość może wywołać odbicie widoczne jako dzwonienie albo błąd progu logicznego.

Odbicia i terminacja na płytce

Fala odbija się tam, gdzie zmienia się impedancja. Może to być koniec ścieżki, źle dobrany rezystor, wejście układu scalonego, złącze, odgałęzienie, przelotka, zmiana szerokości, wejście sondy albo przejście z kabla koncentrycznego na PCB. Współczynnik odbicia jest ten sam, co w kablach:

Γ = (Z_L - Z_0) / (Z_L + Z_0)

Jeżeli linia 50 Ω kończy się wejściem o bardzo dużej impedancji, fala odbija się dodatnio. Jeżeli kończy się zwarciem, odbija się ujemnie. Jeżeli kończy się rezystorem 50 Ω, idealnie zostaje pochłonięta. Dla par różnicowych typowym odpowiednikiem jest terminacja między żyłami pary, często 100 Ω, umieszczona blisko odbiornika.⁴

Terminacja jest elementem układu falowego, a nie kosmetycznym dodatkiem. Jeśli rezystor znajduje się kilka centymetrów od wejścia odbiornika, odcinek między rezystorem a wejściem staje się odgałęzieniem. Texas Instruments w notach LVDS wyraźnie rozróżnia terminację jako część interkonektu i położenie samego odbiornika; jeśli odbiornik nie może być blisko terminatora, potrzebna jest topologia ograniczająca odgałęzienie.⁴

W torach laboratoryjnych najłatwiej zobaczyć to na generatorze, kablu 50 Ω i oscyloskopie. Na PCB analogiczny błąd bywa mniej oczywisty, bo terminator „jest na schemacie”, lecz fizycznie nie jest tam, gdzie powinien być.

Droga powrotna jest częścią sygnału

Każdy prąd sygnałowy wraca do źródła. Przy wolnych układach często mówi się po prostu o masie. Przy szybkich zboczach trzeba mówić o drodze powrotnej. Prąd powrotny wysokich składowych płynie najchętniej po najbliższej płaszczyźnie odniesienia, pod ścieżką, bo tam pętla ma najmniejszą indukcyjność.¹

Jeżeli ścieżka przechodzi nad szczeliną w masie albo nad granicą dwóch płaszczyzn, prąd powrotny musi znaleźć objazd. Pętla rośnie, impedancja rośnie, emisja elektromagnetyczna rośnie, a sygnał zaczyna sprzęgać się z otoczeniem. Sierra Circuits wprost wskazuje prowadzenie ścieżek nad przerwanymi płaszczyznami i brak płaszczyzny odniesienia jako błędy przy projektowaniu kontrolowanej impedancji.¹

Dla par różnicowych sytuacja jest trochę lepsza, bo część pola zamyka się między przewodami pary. Nie znaczy to jednak, że para nie potrzebuje odniesienia. Zmiana warstwy, złącze, asymetria przelotek albo rozdzielenie przewodów pary nadal psują równowagę i zamieniają część sygnału różnicowego na składową wspólną.

W aparaturze jądrowej ten problem pojawia się na styku szybkiej cyfry i czułego analogu. Tor detektora może mieć impulsy o małych amplitudach, a obok pracuje FPGA, ADC, zegar lub interfejs danych. Jeśli prądy powrotne nie są kontrolowane, zakłócenia nie muszą wchodzić przez „antenę” w potocznym sensie. Mogą wejść przez wspólną geometrię płaszczyzn i pętli prądowych.

Przesłuch: kiedy sąsiednia ścieżka staje się nadajnikiem

Przesłuch to sprzężenie między liniami. Składowa pojemnościowa przenosi zmianę napięcia, a składowa indukcyjna przenosi zmianę prądu. Im szybsze zbocze, dłuższy równoległy przebieg i mniejszy odstęp między ścieżkami, tym większy problem.¹

W praktyce przesłuch może wyglądać jak krótki impuls na linii, która według schematu nie powinna nic robić. Dla układu progowego taki impuls może być fałszywym zboczem. Dla wejścia analogowego może podnieść szum. Dla zegara może dodać jitter. Dla układu koincydencyjnego może wprowadzić pozorne skorelowanie zdarzeń.

Typowe sposoby ograniczania przesłuchu są proste koncepcyjnie:

• rozsunąć szybkie ścieżki,
• skrócić odcinki równoległe,
• prowadzić krytyczne sygnały nad ciągłą płaszczyzną odniesienia,
• używać par różnicowych tam, gdzie standard tego wymaga,
• nie prowadzić szybkiego zegara obok czułych wejść impulsowych,
• rozdzielić fizycznie domenę analogową i cyfrową bez niszczenia drogi powrotnej.

Nie wszystkie te reguły da się spełnić jednocześnie na małej płytce. Dlatego szybkie PCB projektuje się przez kompromisy, a nie przez jedną magiczną zasadę odstępu.

Historia integralności sygnału — od lamp do HDI

Pojęcie „integrity sygnału" nie istniało jako dyscyplina projektowania do lat 80-tych XX wieku. W erze lamp elektronowych sygnały były wolne, przewody miały pojemność i indukcyjność, ale przy megahercach to nie stanowiło problemu. Pierwsze tranzystory germranowe były tak samo wolne. Dopiero krzem, a potem gallowy arsenek, schudły czasy narastania do nanosekund i ujawniły problemy, które geometria płytki ukrywała przez dekady.

Lata 60-te: IBM w projekcie System/360 musiał zapanować nad impulsami nanosekund w komputerach mainframe. Inżynierowie IBM byli pionierami analizy linii transmisyjnych na płytkach wielowarstwowych. Pierwsze „stackupy" z dedykowanymi warstwami zasilania i masy pojawiły się właśnie tam. To nie był przypadek: płytka czterowarstwowa z ciągłymi płaszczyznami dawała dramatycznie niższe indukcyjności pętli niż dwie warstwy z siatką masy.

Lata 70-te i 80-te: ECL (Emitter Coupled Logic) z czasami przełączania 1–2 ns stał się standardem w komputerach naukowych, w tym VAX, Cray i maszynach IEEE Fortran. Krytyczność linii transmisyjnych na płytkach ECL była dobrze znana ich projektantom. Terminacja każdej linii, dokładna impedancja 50 Ω i rozdzielenie analogu od cyfry nie były opcjonalne — były warunkiem poprawnej pracy.

Lata 90-te przyniosły szturmem CMOS z rosnącym taktowaniem: 50 MHz, 100 MHz, 200 MHz. Zasoby popularnych narzędzi ECAD (Cadence, Mentor, Zuken) zaczęły obejmować analizę SI (signal integrity). Oprogramowanie IBIS (Input/Output Buffer Information Specification) — standard 1993 — pozwoliło producentom układów scalonych dostarczać modele buforów do symulacji SI bez ujawniania szczegółów projektu.

XXI wiek: PCIe 5.0 (32 GT/s), DDR5 (6400 MT/s), USB4 (40 Gbps), SERDES 112G — to standardy, przy których via stub długości 0,3 mm może być rezonatorem wprowadzającym 1 dB strat przy 30 GHz. Backdrilling (mechaniczne usuwanie nieużywanych odcinków przelotek), microvias laserowe (blind/buried) i zaawansowane dielektryki niskostratne (Rogers 4350B, Isola I-Tera, Panasonic Megtron 7) stały się wymogiem, nie luksusem, dla najszybszych płytek.¹

Dla laboratorium dydaktycznego z logiką LVDS i ADC 50–250 MHz ta historia ma jedno przesłanie: zasady integralności sygnału istniały zanim pojawiły się narzędzia, i istniały zanim pojawił się GPS, smartfony i PCIe. Poznane na właściwym poziomie abstraktu chronią przed kosztownymi błędami na każdym poziomie prędkości sygnałów.

Materiały laminatu PCB i ich wpływ na szybkie sygnały

Większość płytek referencyjnych i dydaktycznych korzysta z FR-4 (Flame Retardant 4), czyli tkanego włókna szklanego w żywicy epoksydowej. Jest tani, ogólnodostępny i wystarczający do kilkuset megaherców. Ale ma wady dla wyższych częstotliwości:

Stała dielektryczna FR-4 (εr) wynosi typowo 4,0–4,5 i silnie zależy od częstotliwości. Przy 100 MHz εr ≈ 4,5, przy 10 GHz εr ≈ 3,8. To zmienia impedancję i prędkość propagacji sygnału w zależności od częstotliwości — efekt znany jako dyspersja dielektryczna. Dla projektu optymalnie dostrojonego przy jednej częstotliwości, sygnały harmonicznych mają inne opóźnienie, co wypacza kształt impulsu.

Współczynnik strat dielektrycznych (tan δ) FR-4 wynosi 0,02–0,025 przy 1 GHz. Dla porównania Roger 4350B ma tan δ ≈ 0,004. Strata dielektryczna rośnie z częstotliwością proporcjonalnie do √f·tan δ, co oznacza, że FR-4 tłumi szybkie sygnały bardziej niż wolne — specjalnie na 10–30 GHz jest nieakceptowalny.

Niejednorodność włókna szklanego — w FR-4 tkane włókna tworzą siatkę 200–400 μm, o wyższej przenikalności niż żywica. Ścieżka, która biegnie akurat nad włóknem, widzi inną εr niż ścieżka biegnąca między włóknami. Dla par różnicowych może to generować nierównomierne opóźnienia (skew pary) rzędu 1–5 ps/mm, co przy 10 Gbps jest problemem.

Alternatywy dla szybkich płytek:

Materiał	εr przy 10 GHz	tan δ przy 10 GHz	Uwagi
FR-4 standard	4,0–4,5	0,022	tani, powszechny, do ~1 GHz
FR-4 mid-loss	3,8–4,2	0,012	lepsza wersja, do ~5 GHz
Rogers 4003C	3,55	0,0027	popularny RF, do ~20 GHz
Rogers 4350B	3,48	0,0037	wyższe Tg, RF/antenna
Isola I-Tera MT40	3,45	0,0031	100G Ethernet, PCIe 5
Panasonic Megtron 7	3,3	0,002	112G SERDES

Dla laboratorium z LVDS i ADC 250 MHz zupełnie wystarcza dobry FR-4. Dla przyszłego doktoranta, który zetknie się z budową aparatury do LHC lub nowoczesnych detektorów PET, warto wiedzieć, że materiał laminatu jest parametrem projektu — i że najlepszy jest ten, który jest wystarczający do celu, nie najdroższy.¹

Symulacja integralności sygnału — IBIS, SPICE i 3D EM

Zanim projekt trafi do producenta PCB, można symulować integralność sygnału na kilku poziomach:

Symulacja z modelem IBIS: producenci układów scalonych dostarczają modele buforów w formacie IBIS. Narzędzia SI (np. Keysight ADS, Zuken SI, Hyperlynx) ładują modele IBIS dla nadajnika i odbiornika, ekstrapolują zachowanie linii transmisyjnych z geometrii PCB i obliczają przebieg napięcia w węźle z uwzględnieniem odbić, terminacji, skew i jittera. Symulacja IBIS jest standardem kwalifikacyjnym w przemyśle elektronicznym — producent serwera lub instrumentu pomiarowego symuluje SI przed zamówieniem pierwszej płytki.

Symulacja SPICE toru analogowego: dla front-endu detektora, scalone modele SPICE wzmacniaczy, ADC i kondycjonerów sygnału pozwalają zbadać pasmo, szum, nieliniowości i zachowanie pod warunkami progowymi.

Symulacja EM 3D (High Frequency Structural Simulator, CST Studio): dla złączy, przelotek i obszarów o krytycznej geometrii, model numeryczny 3D rozwiązuje równania Maxwella i oblicza S-parametry struktury PCB. Wyniki mogą być użyte w dalszej symulacji SI jako modele dokładniejsze niż przybliżenia analityczne.

Dla dydaktyki jądrowej poziom symulacji IBIS jest często wystarczający. Studenci, którzy przez EDA tool patrzą na przebieg napięcia w symulacji SI przed produkcją i porównują go z wynikiem na rzeczywistej płytce, uczą się konkretnego związku między modelem a fizyką — co jest celem wszystkich ćwiczeń laboratoryjnych.

Polska perspektywa — integralność sygnału w laboratoriach

Akademia Górniczo-Hutnicza w Krakowie (AGH) — Katedra Elektroniki — prowadzi prace w obszarze szybkiej elektroniki cyfrowej, w tym dla systemów detekcji promieniowania. W ramach projektów CERN (atlas, CMS, LHCb) polskie grupy uczestniczyły w projektowaniu hybrydowej elektroniki odczytu i systemów akwizycji danych z prędkościami kilku Gbps. Integralność sygnału jest tam warunkiem zakwalifikowania projektu PCB do produkcji.

Politechnika Warszawska — Wydział Elektroniki i Technik Informacyjnych — ma tradycje w projektowaniu szybkich ADC i mieszanych sygnałowo układów pomiarowych. Prace magisterskie i doktorskie z obszaru SI są regularnie publikowane. Studenci korzystają z komercyjnych narzędzi EDA z licencjami akademickimi.

Politechnika Wrocławska — Katedra Elektroniki i Fotoniki — prowadzi badania systemów LiDAR z synchronizacją subnanosekundową, gdzie PCB musi spełniać wymagania nie tylko SI, ale i kompatybilności elektromagnetycznej (EMC). Komora bezodbiciowa (anechoic chamber) używana do testów EMC jest dostępna dla grup badawczych.

Instytut Fizyki Jądrowej PAN w Krakowie (IFJ PAN) ma własny oddział elektroniki, który projektuje układy dla eksperymentów akceleratorowych. Płytki ASIC readout z detektorów krzemowych, hybrydowa elektronika tylna i systemy TDC są projektowane z pełnym budżetem SI, bo awaria na 800 metrach pod ziemią w CERN jest kosztowna.

Numeryczne przykłady dla dydaktyki

Przykład 1: Obliczenie impedancji microstrip

Uproszczona formula Wheeler'a dla microstrip:

Z_0 = (87 / sqrt(εr + 1,41)) × ln(5,98 × h / (0,8 × w + t))

Parametry:

• εr = 4,2 (FR-4)
• h = 0,2 mm (odległość do płaszczyzny)
• w = 0,36 mm (szerokość ścieżki)
• t = 0,035 mm (grubość miedzi 1 oz)

Z_0 = (87 / sqrt(5,41)) × ln(5,98 × 0,2 / (0,8 × 0,36 + 0,035))
= (87 / 2,327) × ln(1,196 / (0,288 + 0,035))
= 37,39 × ln(1,196 / 0,323)
= 37,39 × ln(3,70)
= 37,39 × 1,308 ≈ 48,9 Ω

Wniosek: przy h = 0,2 mm i FR-4 ścieżka ~0,36 mm daje blisko 50 Ω. Zmiana εr na 4,0 (suchy FR-4) podniosłaby impedancję do ~51 Ω — różnica o 2% wynikająca z wahań materiałowych jest typowa.

Przykład 2: Czas przelotu wzdłuż ścieżki

Prędkość propagacji na microstrip:
v_p = c / sqrt(ε_eff)

Gdzie ε_eff ≈ (εr + 1)/2 = (4,2 + 1)/2 = 2,6, więc sqrt(2,6) ≈ 1,61.
v_p = 3×10^8 / 1,61 ≈ 1,86×10^8 m/s ≈ 18,6 cm/ns

Ścieżka o długości 15 cm ma czas przelotu:
t_pd = 15 cm / 18,6 cm/ns ≈ 0,81 ns

Przy sygnale z czasem narastania 1 ns jest to czas przelotu porównywalny z narastaniem — ścieżka jest zdecydowanie linią transmisyjną i wymaga terminacji.

Przykład 3: Via stub jako rezonator

Płytka 8-warstwowa, sygnał przechodzi z warstwy 1 na warstwę 3. Przelotka ma całkowitą głębokość 1,6 mm. Nieużywany fragment (via stub) od warstwy 3 do warstwy 8 ma długość 1,0 mm (w dielektryku z εr = 4,2).

Prędkość w przeloce (zakładając pełne dielektry εr = 4,2):
v_stub = 3×10^8 / sqrt(4,2) ≈ 1,46×10^8 m/s

Częstotliwość rezonansu ćwierćfalowego:
f_res = v_stub / (4 × L_stub) = 1,46×10^8 / (4 × 0,001) = 1,46×10^8 / 0,004 = 36,5 GHz

Rezonans przy 36,5 GHz nie jest problemem dla LVDS 250 MHz. Ale przy bardziej standardowej głębokości 0,8 mm stuba (płytka 4-warstwowa 1,2 mm z sygnałem na warstwie 1 i otwartym końcem na warstwie 4), rezonans może pojawić się przy ~46 GHz — nadal poza LVDS, ale już blisko granicy PCIe 5.

Wniosek: via stubs są istotne powyżej ~10 GHz. Dla LVDS, CML i PECL przy 3–6 Gbps typowe przelotki w FR-4 nie są głównym problemem; dominuje strata dielektryczna i skew pary.

Via stubs: krótki odcinek, który potrafi rezonować

Przelotka nie jest idealnym punktem. Ma indukcyjność, pojemność, geometrię padów i często nieużywany fragment otworu. Jeżeli sygnał przechodzi z warstwy górnej na jedną z warstw wewnętrznych, dalszy fragment przelotki do warstwy dolnej może pozostać jako ślepy odcinek przewodzący. To jest via stub.

Przy niskich częstotliwościach taki odcinek może być pomijalny. Przy szybkich zboczach może zachowywać się jak mały rezonator i wprowadzać odbicia oraz straty. Sierra Circuits omawia via stubs, przelotki ślepe, zagrzebane, mikrovias, via-in-pad i backdrilling jako techniki związane z routowalnością oraz integralnością sygnału.¹ Dla artykułu dydaktycznego najważniejszy jest nie katalog technologii, lecz zasada: zmiana warstwy to zdarzenie elektryczne.

Nie trzeba od razu stosować najdroższych technologii HDI. W wielu płytkach wystarczy:

• unikać niepotrzebnych zmian warstwy na krytycznych sygnałach,
• trzymać parę różnicową razem także przy przelotkach,
• dodać bliskie przelotki powrotne, gdy sygnał zmienia płaszczyznę odniesienia,
• nie zostawiać długich odgałęzień testowych na szybkich liniach,
• konsultować stackup i ograniczenia z producentem PCB przed zamówieniem.

To jest dobry przykład różnicy między schematem a fizyką. Na schemacie przelotka nie istnieje. Na płytce bywa jednym z ważniejszych elementów toru.

Stackup płytki wielowarstwowej — logika warstw

Stackup (układ warstw) to jeden z pierwszych i najważniejszych wyborów w projekcie szybkiej PCB. Podstawowe zasady, które nie zmieniły się od lat 80-tych:

1. Każda szybka ścieżka potrzebuje płaszczyzny odniesienia. Płaszczyzna masy lub zasilania bezpośrednio nad lub pod ścieżką sygnałową minimalizuje indukcyjność pętli prądowej powrotnej.

2. Warstwy sygnałowe z parami różnicowymi powinny mieć ciągłą płaszczyznę po obu stronach. Para różnicowa w stripline (między dwiema płaszczyznami) ma lepsze ekranowanie niż microstrip.

3. Nie należy mieszać sygnałów szybkich i wolnych w tej samej warstwie bez przemyślenia dróg powrotnych.

4. Warstwy zasilania powinny tworzyć klatki dla prądów dekuplingowych z masą.

Typowe stackupy:

Liczba warstw	Typowy układ	Zastosowanie
2	sygnał/masa (microstrip)	Arduino, proste dydaktyczne
4	sygnał / masa / zasilanie / sygnał	LVDS <100 MHz, lekka elektronika
6	sig / GND / sig / pwr / GND / sig	DSP, ADC ~500 MHz
8+	sig / GND / sig / GND / pwr / GND / sig / GND	FPGA, DDR, PCIe 1-3, SERDES

Dla laboratoryjnej płytki z ADC 14-bit i FPGA (np. Spartan-7) wystarczy stackup 6-warstwowy z jedną warstwą ciągłej masy pod pierwszą warstwą sygnałową. Pozwala to na microstrip 50 Ω przy szerokości ścieżki ~0,3–0,4 mm na typowym FR-4 z odległością h ≈ 0,15–0,2 mm.

Topologie połączeń punkt-punkt, magistrala i drzewko

Przy kilku odbiorniach na jednej linii wychodzą komplikacje. Trzy główne topologie:

Punkt-punkt: jeden nadajnik, jeden odbiornik. Terminacja od odbiorcowej strony, impedancja dopasowana na całej długości. Najłatwiejsze do projektowania i analizy. Standardowe dla LVDS, PCIe, SATA, USB 3.x.

Magistrala (bus): jeden nadajnik, wielu odbiorców. W LVDS niedopuszczalna bez buforów dla długich linii, bo każde odgałęzienie jest nieciągłością. W ECL historycznie stosowana z terminacją Thevenin na końcu magistrali. W DDR magistrala ma skomplikowaną topologię fly-by i ZQ kalibrację.

Drzewko z buforami (clock tree): zegar do wielu odbiorców jest rozdzielany przez bufory drzewa, każda gałąź jest linią punkt-punkt z terminacją. Drzewo minimalizuje skew między odbiorcami. W artykule o jitterze i dystrybucji zegara opisano je od strony parametrów elektrycznych; tu chodzi o geometrię PCB: gałęzie drzewka zegarowego powinny mieć równe długości (dopasowanie length), te same warstwy i symetryczne przejścia przez przelotki.

Dla systemu akwizycji danych (np. FPGA jako master, dwa kanały ADC jako slave) topologia jest z reguły punkt-punkt z separatnymi buforami zegarowymi dla każdego ADC i symetrycznym routingiem od bufora.

Integralność zasilania (PDN) — kondensatory odsprzęgające

Integralność zasilania (Power Delivery Network, PDN) to zdolność sieci zasilającej do dostarczenia czystego napięcia przy gwałtownych zmianach poboru prądu. W szybkiej płytce PDN jest tak samo ważna jak integralność sygnału.

Każde przełączenie wyjścia CMOS pobiera chwilowy prąd do naładowania pojemności: I = C_out × dV/dt. Jeśli sieć zasilająca ma indukcyjność L_PDN, napięcie zasilania drga:
ΔV = L_PDN × dI/dt

Dla typowego FPGA z 1000 wyjść jednocześnie przełączających, chwilowy prąd może wynosić kilka amperów przez kilka nanosekund. Lokalny kondensator 100 nF przy każdym banku I/O zapewnia, że większość tego prądu pochodzi z kondensatora, a nie z odległej sieci.

Zasady rozmieszczania kondensatorów odsprzęgających:

• Blisko pinu VCC/GND, nie blisko goldfingers złącza
• Krótkie ścieżki do płaszczyzny — każdy milimetr ścieżki dodaje ~0,7–1 nH
• Równoległe pojemności wielu wartości — 10 nF+100 nF+1 μF pokrywają różne zakresy częstotliwości
• Fizycznie małe kondensatory (0402, 0201) mają mniejszą indukcyjność własną (ESL) i są lepsze dla wysokich częstotliwości

Dla detektora promieniowania z front-endem analogowym kondensatory odsprzęgające mają dodatkową rolę: izolują szybkie prądy przełączające FPGA od czułego wzmacniacza operacyjnego przy wejściu. Dobre rozmieszczenie kondensatorów i oddzielenie płaszczyzn zasilania cyfrowego i analogowego (przy zachowaniu ciągłości masy!) to jedno z pierwszych ćwiczeń w projektowaniu mixed-signal PCB.

Testy integralności sygnału — TDR i VNA

TDR (Time Domain Reflectometry): instrument wysyła krótki krok napięciowy i obserwuje odbicia w funkcji czasu. Każde odbicie pokazuje, gdzie jest nieciągłość impedancji i jak duża. TDR jest analogiem oscylogramu dla linii transmisyjnych: oś X to czas (przeliczona na odległość), oś Y to znormalizowane odbicie. Płaska linia oznacza ciągłą impedancję, pik w górę — impedancja rośnie, pik w dół — impedancja spada.

TDR można stosować na gotowej płytce bez zasilania. Wystarczy przyłożyć głowicę TDR do złącza SMA lub testpadów. Dla ścieżek z impedancją 50 Ω, TDR pokaże każdą przelotke, odgałęzienie, zmianę szerokości i zakończenie linii. To jest diagnostyczne narzędzie nie tylko dla prod, ale dla dydaktyki — uczy intuicji o impedancji przez bezpośredni obraz w czasie.

VNA (Vector Network Analyzer): mierzy S-parametry (S11 — odbicie, S21 — transmisja) w funkcji częstotliwości. Dla szybkiego interkonektu ważne jest, że S21 nie spada zbyt szybko (straty wtrącenia) i że S11 pozostaje niski (dopasowanie wejścia). Dane VNA mogą być używane do walidacji modeli symulacyjnych: dobry model w ADS lub CST powinien przewidywać S-parametry porównywalne z VNA.

Dla laboratorium dydaktycznego VNA kosztuje od kilku do kilkudziesięciu tysięcy złotych, ale istnieją tanie opcje (np. nanoVNA) przydatne do pomiaru do 3 GHz dla prostych struktur. TDR można realizować za pomocą szybkiego oscyloskopu z generatorem kroków — Tektronix 80E09 lub podobne głowice TDC osiągają czas narastania 17 ps i są standardem produkcyjnym.

Zasilanie i integralność sygnału

Szybki sygnał nie istnieje bez zasilania. Gdy wyjście układu scalonego przełącza się w setkach pikosekund lub pojedynczych nanosekundach, pobiera krótkotrwały prąd z lokalnej sieci zasilania. Jeśli ta sieć ma dużą impedancję, napięcie zasilania lokalnie drga. To z kolei zmienia progi, czasy przełączania, jitter i poziom szumu.

Dlatego kondensatory odsprzęgające nie są ozdobą. Muszą być blisko pinów zasilania, z krótką pętlą do płaszczyzny, dobrane do zakresu częstotliwości i wspierane przez sensowny układ płaszczyzn. W poradniku Sierra Circuits integralność zasilania, integralność sygnału i EMI są traktowane jako powiązane problemy, a nie osobne działy projektowania.¹

W aparaturze pomiarowej szczególnie niebezpieczne jest mieszanie w jednym obszarze szybkich prądów cyfrowych z wejściami analogowymi o dużej impedancji albo małej amplitudzie. Separacja nie oznacza jednak dowolnego cięcia masy. Nierozważne szczeliny mogą pogorszyć drogę powrotną i zwiększyć emisję. Lepsze jest świadome planowanie przepływu prądów, punktów przejścia między domenami i lokalizacji przetworników.

Złącza, kable i granica płytki

Szybki sygnał rzadko kończy życie na jednej płytce. Wychodzi przez SMA, MMCX, złącze taśmowe, FMC, SYZYGY, HDMI, Ethernet, USB albo własne złącze laboratoryjne. Każda granica mechaniczna jest granicą elektryczną. Złącze ma impedancję, pojemności, indukcyjności, piny masy i własny układ prądów powrotnych.

Texas Instruments w notach LVDS zwraca uwagę na całość interkonektu: ścieżki nadajnika, złącze, kabel, drugie złącze, ścieżki odbiornika i terminację.⁴ To ważne, bo projektant często poprawnie prowadzi parę na płytce, a potem wpina ją w taśmę lub złącze bez zachowania sąsiedztwa przewodów powrotnych. Dla sygnału różnicowego dobrze działa skrętka, para w taśmie albo para w złączu z przemyślaną masą. Źle działa przypadkowe rozdzielenie przewodów pary.

W projektach edukacyjnych warto projektować granicę płytki tak, aby dało się ją mierzyć. Złącze SMA dla toru 50 Ω, testowy pad z zachowaniem krótkiej masy sondy, możliwość wstawienia terminatora i miejsce na rezystor szeregowy przy źródle są często cenniejsze niż późniejsze próby diagnozy na gotowej płytce.

Layout dla FPGA, ADC i torów detekcji

W nowoczesnej aparaturze dydaktycznej często pojawia się układ detektor -> front-end analogowy -> ADC -> FPGA -> komputer. Każdy etap ma inne wymagania. Front-end analogowy wymaga małego szumu, krótkich wejść i kontroli prądów upływu. ADC wymaga dobrego zegara, referencji i często interfejsów różnicowych. FPGA wymaga wielu szybkich linii, odsprzęgania i sensownego podziału banków I/O.

Nie da się tego dobrze złożyć przez automatyczny autorouter. Najpierw trzeba ustalić topologię:

• gdzie jest wejście pomiarowe i pierwszy stopień analogowy,
• gdzie znajduje się ADC względem front-endu,
• którędy biegnie zegar próbkowania,
• jak dane trafiają do FPGA,
• gdzie są złącza zewnętrzne,
• gdzie płyną duże prądy przełączania,
• którędy wraca prąd każdego szybkiego sygnału.

W artykule o Red Pitaya i modułowej aparaturze FPGA/ADC/DAC taka płytka jest traktowana jako narzędzie dydaktyczne. Nie trzeba projektować własnego szybkiego ADC od zera, aby uczyć się integralności sygnału. Można zacząć od gotowej platformy, syntetycznych impulsów i obserwacji ograniczeń wejść, próbkowania oraz FFT.

Recenzja projektu przed produkcją

Dobre szybkie PCB powstaje przed wysłaniem Gerberów, a nie po pierwszej nieudanej serii. Recenzja projektu powinna obejmować co najmniej:

Obszar	Pytanie kontrolne
stackup	czy znane są grubości dielektryków, warstwy odniesienia i obliczone impedancje
sygnały krytyczne	czy oznaczono linie 50 Ω, pary 100 Ω, zegary i wejścia analogowe
droga powrotna	czy żadna szybka linia nie przechodzi nad szczeliną lub końcem płaszczyzny
terminacja	czy rezystory są przy właściwych końcach linii
przelotki	czy zmiany warstw są ograniczone i mają ścieżkę powrotną
przesłuch	czy szybkie zegary nie biegną długo równolegle do czułych wejść
zasilanie	czy kondensatory odsprzęgające mają małą pętlę i sensowne połączenie z płaszczyznami
pomiar	czy istnieją punkty testowe, które nie niszczą mierzonego toru

Sierra Circuits kończy swój poradnik listą kontrolną obejmującą m.in. ciągłe płaszczyzny dla ścieżek szybkich, opis ścieżek kontrolowanej impedancji w dokumentacji, oznaczenia warstw, wiercenia, testpointy, DRC i komplet dokumentacji produkcyjnej.¹ W tym serwisie warto przenieść tę kulturę checklisty do artykułów o aparaturze: fizyka pomiaru zaczyna się często od dobrego rysunku płytki.

Podsumowanie dydaktyczne

Projektowanie PCB dla szybkich sygnałów jest dziedziną, w której intuicja elektronika obwodowego musi zostać rozszerzona o intuicję elektromagnetyczną. Schemat pokazuje, co ma być połączone. Geometria płytki decyduje, jak prąd faktycznie płynie — i czy sprzęga się z czymś, czego nie chcemy.

Najważniejsze pojęcia, które student powinien wynieść z tego artykułu:

• Droga powrotna: każdy prąd sygnałowy wraca do źródła; przy szybkich zboczach płynie wąskim kanałem pod ścieżką, a przeszkoda w tej drodze (szczelina, zmiana warstwy bez kondensatora przelotkowego) rodzi pętlę z dużą indukcyjnością.
• Terminacja: fala odbija się tam, gdzie zmienia się impedancja; terminator przy odbiorniku zapobiega odbiciu, ale musi być blisko.
• Via stub: nieużywana część przelotki to odcinek linii transmisyjnej z otwartym końcem — przy odpowiedniej długości rezonuje.
• Przesłuch: rośnie z długością równoległego przebiegu, maleje z odległością; para różnicowa jest mniej podatna niż sygnał jednostronny, bo pola składowe się redukują.
• Stackup: ciągłe płaszczyzny odniesienia pod szybkimi sygnałami nie są luksusem — są podstawą kontrolowanej impedancji.

Wszystkich tych zjawisk można doświadczyć w laboratorium z generatorem funkcyjnym, oscyloskopem, płytkami testowymi i przewodami koncentrycznymi — bez materiałów niebezpiecznych i bez wysokich napięć. PCB jest układem elektrycznym tak samo jak schematyczny obwód RLC. Rozróżnienie między obwodem skupionym a rozproszonym jest granicą, za którą geometria zaczyna być istotna.

Dla przyszłego projektanta aparatury jądrowej — spektrometrów, systemów DAQ, torów koincydencyjnych — te zasady są gwarancją, że zaprojektowane oprogramowanie sterowania i algorytmy kalibracji znajdą na wyjściu wierny sygnał z detektora, a nie sumę detektora i zakłóceń z własnej płytki. Fizyka szybkich połączeń jest zatem fundamentem poprawnej interpretacji danych z każdego eksperymentu impulsowego.

Gdzie jest granica bezpieczeństwa

Ten temat ma zastosowania w aparaturze pomiarowej, edukacyjnych rejestratorach impulsów, systemach akwizycji danych, synchronizacji eksperymentów i elektronice przemysłowej. Ma też oczywiste znaczenie historyczne dla elektroniki impulsowej epoki Manhattan Project oraz współczesnych systemów sterowania. W tym artykule pozostajemy jednak na poziomie zasad integralności sygnału i niskonapięciowej praktyki laboratoryjnej.

Nie są tu potrzebne ani podawane parametry układów inicjujących, sekwencje operacyjne ani projekty urządzeń przeznaczonych do sterowania bronią. Dla celów dydaktycznych te same zjawiska można bezpiecznie badać na generatorze funkcyjnym, oscyloskopie, kablu koncentrycznym, płytce testowej i niskonapięciowych standardach logicznych. Zasada integralności sygnału jest zasadą fizyczną, niezależną od celu aplikacji: działa tak samo w aparaturze medycznej, LHC, systemie satelitarnym i każdym innym projekcie szybkiej elektroniki. Elektryczność i magnetyzm nie rożnią swoich reguł zależnie od przeznaczenia urządzenia.

Dodatkowe materiały multimedialne

Najkrótszy wniosek: przy szybkich sygnałach layout jest obwodem. Dobra płytka nie tylko łączy piny, ale prowadzi fale, prądy powrotne i energię zakłóceń w przewidywalny sposób.

Ćwiczenia praktyczne

Pierwsze ćwiczenie projektowe: student dostaje zrzut prostego layoutu FPGA -> rezystor szeregowy -> złącze SMA -> kabel -> oscyloskop. Ma zaznaczyć drogę sygnału, drogę powrotną, miejsce terminacji, możliwe nieciągłości impedancji i punkty, w których sonda mogłaby zafałszować pomiar. Następnie proponuje dwie poprawki: jedną dotyczącą geometrii ścieżki, drugą dotyczącą pomiaru.

Drugie ćwiczenie obliczeniowe: dla czasów narastania 5 ns, 1 ns i 500 ps obliczyć orientacyjne pasmo ze wzoru BW ≈ 0,35 / t_r, a następnie zastosować regułę 2 cale/ns do oszacowania długości ścieżki, od której warto traktować ją jako linię transmisyjną. Wyniki porównać z typowymi długościami: ścieżka do złącza SMA, magistrala na płytce ewaluacyjnej, odgałęzienie testowe i przewód w obudowie.

Trzecie ćwiczenie laboratoryjne: użyć generatora o małej amplitudzie, kabla 50 Ω, terminatora i oscyloskopu. Porównać przebieg przy wejściu 50 Ω, wejściu 1 MΩ i końcu otwartym. Następnie wstawić krótki trójnik albo odcinek boczny jako model odgałęzienia i opisać, jak zmienia się oscylogram. Ćwiczenie nie wymaga wysokiego napięcia ani materiałów niebezpiecznych.

Czwarte ćwiczenie recenzenckie: student przygotowuje jednostronicową checklistę dla płytki z ADC i FPGA. Lista ma obejmować stackup, pary różnicowe, zegar, terminację, przelotki, odsprzęganie, testpointy i opis wymagań dla producenta PCB. Celem nie jest zaprojektowanie konkretnego urządzenia, lecz nauczenie się, jakie pytania trzeba zadać przed produkcją.

Przejdź do ćwiczenia interaktywnego

Powiązane artykuły

• Oscyloskop w pomiarach impulsów nanosekundowych
• Jitter, synchronizacja i dystrybucja zegara w układach nanosekundowych
• FPGA jako generator sekwencji i akwizytor szybkich danych
• Red Pitaya i modułowa aparatura FPGA/ADC/DAC w dydaktyce jądrowej