Dzielniki zegarowe CPLL i QPLL transceiverów GTY
Źródło: Xilinx, UltraScale Architecture GTY Transceivers User Guide UG578, v1.1, 2015, strony PDF: 38, 42. Podpis w źródle: Table 2-9: CPLL Divider Settings; Table 2-12: QPLL0/1 Nominal Operating Range; Table 2-13: QPLL0/1 Divider Settings
Zakresy ustawień dzielników CPLL/QPLL i nominalne pasma VCO przydatne jako język pojęć do omawiania szybkich transceiverów, bez konfiguracji konkretnego łącza.
Tabela porządkuje zakresy atrybutów, ale nie jest instrukcją konfiguracji konkretnego łącza ani doborem parametrów dla konkretnej aplikacji.
Pokazano 12 z 12 wierszy.
| PLL | Czynnik | Atrybut | Dozwolone ustawienia | Zakres częstotliwości [GHz] |
|---|---|---|---|---|
| CPLL | M | CPLL_REFCLK_DIV | 1, 2 | |
| CPLL | N2 | CPLL_FBDIV | 1, 2, 3, 4, 5 | |
| CPLL | N1 | CPLL_FBDIV_45 | 4, 5 | |
| CPLL | D | RXOUT_DIV/TXOUT_DIV | 1, 2, 4, 8, 16, 32; 16 and 32 not supported with CPLL | |
| QPLL0 | VCO nominal range | QPLL0 | 9.8-16.375 | |
| QPLL1 | VCO nominal range | QPLL1 | 8.0-13.0 | |
| QPLL0/1 | M | QPLL0_REFCLK_DIV/QPLL1_REFCLK_DIV | 1, 2, 3, 4 | |
| QPLL0/1 | N | QPLL0_FBDIV/QPLL1_FBDIV | 16-160 | |
| QPLL0/1 | D | RXOUT_DIV/TXOUT_DIV | 1, 2, 4, 8, 16, 32 | |
| QPLL0/1 | QPLL_CLKOUTRATE | QPLL0CLKOUT_RATE/QPLL1CLKOUT_RATE | 1 (Full), 2 (Half) | |
| QPLL0/1 | SDMDATA | SDM0DATA/SDM1DATA | 0-(2^24-1) | |
| QPLL0/1 | SDMWIDTH | SDM0WIDTH/SDM1WIDTH | 16, 20, 24 |